MOS晶体管
金属-氧化物-半导体(Metal-Oxide-SEMIconductor)结构的晶体管简称MOS晶体管，有P型MOS管和N型MOS管之分。MOS管构成的集成电路称为MOS集成电路，而PMOS管和NMOS管共同构成的互补型MOS集成电路即为CMOS-IC。MOS栅极控制晶闸管充分地利用晶闸管良好的通态特性、优良的开通和关断特性，可望具有优良的自关断动态特性、非常低的通态电压降和耐高压，成为将来在电力装置和电力系统中有发展前途的高压大功率器件。目前世界上有十几家公司在积极开展对MCT的研究。 MOS栅控晶闸管主要有三种结构：MOS场控晶闸管（MCT）、基极电阻控制晶闸管(BRT)及射极开关晶闸管(EST)。
MOS晶体管技术的主要限制
MOS晶体管的缩小一直受被称为按比例缩小(Scaling)的理论所支配，其基本思路是：将一个尺寸较大的器件按一比例系数缩小成尺寸较小的器件，但必须使缩小的器件保持类似的器件特性。具体方法是：所有几何尺寸项和电压项均按一比例系数减小，而掺杂和电荷密度则按同样的比例系数增加。这样一来，MOS晶体管内部的电场分布构造在器件缩小前后基本保持不变。
集成电路发展到今天，毫无疑问，按比例缩小理论功不可没。但这一理论也有其局限性。首先，在一已知的掺杂分布和膜层厚度的情况下，该理论本身不能告知MOS晶体管能被缩小到多小，它只能告知如何缩小一个已知的可行的设计；其次，由于PN结内建电位差是不能按比例缩小的，所以该理论是不精确的。最后，该理论在其公式中并不涉及任何限制它适用范围的物理参量。
很显然，当器件尺寸缩小到一定程度时，会出现量子效应。器件的进一步缩小将严萤受到量子电流的限制。其中，栅氧化层的遂穿电流是对器件缩小的最主要限制。对传统的二氧化硅栅介质来说，当厚度薄到2.5～3 nm时。遂穿电流就已经超过某些应用(如动态随机存贮器DRAM)的要求。无论如何，高性能应用的栅氧化层最小厚度应在1～2.5 nm之间。这一厚度在一二代之后便会达到。对于低功耗的应用而言，由于需要更厚的氧化层，所以目前的厚度已达到其极限。
MOS管的模型
MOS管的等效电路模型及寄生参数如图2所示。图2中各部分的物理意义为：
（1）LG和RG代表封装端到实际的栅极线路的电感和电阻。
（2）C1代表从栅极到源端N+间的电容，它的值是由结构所固定的。
（3）C2+C4代表从栅极到源极P区间的电容。C2是电介质电容，共值是固定的。而C4是由源极到漏极的耗尽区的大小决定，并随栅极电压的大小而改变。当栅极电压从
（4）C3+C5是由一个固定大小的电介质电容和一个可变电容构成，当漏极电压改变极性时，其可变电容值变得相当大。
（5）C6是随漏极电压变换的漏源电容。
