上拉电阻原理及应用

在数字电路，有些总线协议会将一些信号释放为高阻态，但是实际上电路的状态应该事确定的0或1，所以上拉电阻可以提供一个确定的状态。上拉电阻还可以提供一个逻辑电平，以及供匹配用等。上拉就是将不确定的信号通过一个电阻钳位在高电平！电阻同时起限流作用！下拉同理！

在数字电路中，上拉电阻（英语：Pull-up resistors）是当某输入端口未连接设备或处于高阻抗的情况下，一种用于保证输入信号为预期逻辑电平的电阻元件。他们通常在不同的逻辑器件之间工作，提供一定的电压信号。

上、下拉电阻：

1、当TTL电路驱动CMOS电路时，如果电路输出的高电平低于CMOS电路的最低高电平（一般为3.5V）， 这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。

上拉电阻

2、OC门电路必须使用上拉电阻，以提高输出的高电平值。

3、为增强输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。

4、在CMOS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻以降低输入阻抗， 提供泄荷通路。

5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限，增强抗干扰能力。

6、提高总线的抗电磁干扰能力，管脚悬空就比较容易接受外界的电磁干扰。

7、长线传输中电阻不匹配容易引起反射波干扰，加上、下拉电阻是电阻匹配，有效的抑制反射波干扰。

上拉电阻：

　　就是从电源高电平引出的电阻接到输出端

　　1，如果电平用OC(集电极开路，TTL)或OD(漏极开路，CMOS)输出，那么不用上拉电阻是不能工作的， 这个很容易理解，管子没有电源就不能输出高电平了。

2，如果输出电流比较大，输出的电平就会降低（电路中已经有了一个上拉电阻，但是电阻太大，压降太高），就可以用上拉电阻提供电流分量， 把电平“拉高”。（就是并一个电阻在IC内部的上拉电阻上， 让它的压降小一点）。当然管子按需要工作在线性范围的上拉电阻不能太小。当然也会用这个方式来实现门电路电平的匹配。

原理

在上拉电阻所连接的导线上，如果外部组件未启用，上拉电阻将“微弱地”将输入电压信号“拉高”。当外部组件未连接时，对输入端来说，外部“看上去”就是高阻抗的。这时，通过上拉电阻可以将输入端口处的电压拉高到高电平。如果外部组件启用，它将取消上拉电阻所设置的高电平。通过这样，上拉电阻可以使引脚即使在未连接外部组件的时候也能保持确定的逻辑电平。

当开关断开的时候，逻辑门的输入信号被上拉到Vin；当开关闭合的时候，逻辑门的输入端与地面相连，输入信号接近0伏特。

下拉电阻

同样的，一个下拉电阻（Pull-down resistor）以类似的方式工作，不过是与地（GND）连接。它可以使逻辑信号保持在接近0伏特的状态，即使没有活动的设备连接在其所在的引脚上。

应用

一个上拉电阻可以设置在连接逻辑门和其输入端之间。例如，一个输入信号可以被一个电阻拉高，而一个开关或者带跳线可以将输入端和地相连。这可以被用作信息配置、选择，或者对外部设备信号进行检错纠错。

 
电路图中显示了一个上拉电阻（R2）、一个下拉电阻（R1）和一个集电极开路（7407型）。这些元件组合起来，使得仅当输入

一个低电平（0伏特）时，场效应管被导通。

上拉电阻可以在逻辑设备不提供电流的时候工作。集电极开路就具有上拉电阻，这样的电路输出信号常常在驱动外部设备、组合逻辑电路、多个设备连接到一个总线的情况里应用。例如，右图所示的电路使用5伏特来激励一个中继器。如果左边的输入未连入，下拉电阻R1保证输入信号被拉低至低电平。7407TTL系列是一个集电极缓冲器，仅仅输出它所得到的输入信号。但是对于右边的器件来说，由于是TTL型器件，当它输出高电平的时候，它本身对右边的器件来说等效为未连接。这时，上拉电阻R2将输出信号上拉到12伏特，为下一级场效应管提供足够的电压使之导通，从而激活中继器。

上拉电阻可以和其他逻辑设备一起焊接在同一个电路板上。许多单片机希望嵌入式控制应用程序使用内部的、可编程的上拉电阻，减少对外部组件的需求。

注意事项

需要注意的是，上拉电阻太大会引起输出电平的延迟。（RC延时）

　　一般CMOS门电路输出不能给它悬空，都是接上拉电阻设定成高电平。

　　下拉电阻：和上拉电阻的原理差不多， 只是拉到GND去而已。 那样电平就会被拉低。 下拉电阻一般用于设定低电平或者是阻抗匹配(抗回波干扰)。

　　上拉电阻阻值的选择原则包括:

　　1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。

　　2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。

　　3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑

　　以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理